11.3部分重配置映射 – 在布局阶段x.10中的长运​​行时间-Altera-Intel社区-FPGA CPLD-ChipDebug

11.3部分重配置映射 – 在布局阶段x.10中的长运​​行时间

问题描述

当我在Partial Reconfiguration流程中运行我的设计时,它需要比平坦流程中显着更长的时间。在某些运行中,运行时将增加35倍或更多。为什么会这样?有没有办法加快我的运行时间?

解决/修复方法

这个额外的运行时间是由布局器中的特定算法引起的。这些算法仅用于在先前的放置算法失败时调用,但是部分重新配置流程中存在一个错误,无论先前的算法是否找到解决方案,都会导致它们被调用。

要加速当前软件中的布局,请联系Xilinx技术支持以获取有关如何禁用这些算法的更多信息。

这将在未来版本的软件中修复。

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