11.2 EDK,MPMCv5.02.a  – “错误:PhysDesignRules  – 块上的悬空引脚……使用属性DATA_RATE_OQ设置DDR需要连接CLK0和CLK1输入引脚。”-Altera-Intel社区-FPGA CPLD-ChipDebug

11.2 EDK,MPMCv5.02.a – “错误:PhysDesignRules – 块上的悬空引脚……使用属性DATA_RATE_OQ设置DDR需要连接CLK0和CLK1输入引脚。”

问题描述

在Spartan-6中使用MPMC时收到以下错误:

“错误:PhysDesignRules – 块上的悬空针脚:

<MPMC_0 / mpmc_core_0 / gen_spartan6_mcb.s6_phy_top_if / mpmc_mcb_raw_wrapper_0 / gen_addr_oserdes2 [1] .ioi_addr_0>:<OSERDES2_OSERDES2>。

使用属性DATA_RATE_OQ设置DDR需要连接CLK0和CLK1输入引脚。“

我该如何解决这个问题?

解决/修复方法

使用MPMCv5.03.a和EDK 11.3解决了此问题。

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