Virtex-6 FPGA嵌入式三态以太网MAC Wrapper v1.3和v1.3 rev1 – ISE 11.3和11.5的发行说明和已知问题

问题描述

本答复记录包含在ISE DesignSuite 11.3中发布的Virtex-6 FPGA LogiCORE嵌入式三模式以太网MAC包装器v1.3和在ISE 11.5中发布的v1.3 rev1wrapper的发行说明.ThisAnswer Recordin包括以下内容：

• 一般信息
• 新功能
• 已解决的问题
• 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP发行说明指南”：

http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息

• 支持为Virtex-6 FPGA三态以太网MAC自动生成HDL包装文件
• 实例化用户可配置的以太网MAC物理接口（支持GMII，MII，RGMII，SGMII和1000Base-X PCS / PMA配置）
• 提供基于FIFO的示例设计
• 为所选配置提供演示测试平台

（Xilinx答复33593） Virtex-6 FPGA嵌入式三态以太网MAC包装 – 常见问题（FAQ）

新功能

• ISE 11.3软件支持
• 支持Virtex-6 HXT和Virtex-6低功耗器件
• 硬件经过验证，包括在UNH IOL成功进行一致性测试
• 在一些10/100 Mbps的情况下添加逻辑，确保正确的FCS行为

已解决的v1.3及更高版本中的问题

（Xilinx答复33043） Virtex-6 FPGA嵌入式三态以太网MAC包装器v1.2 – “错误位置：1153 – 时钟IOB / BUFGCTRL对未放置在最佳位置”

v1.3 rev1中已解决的问题

（Xilinx答复34015） Virtex-6 FPGA嵌入式三模式Rthernet MAC Wrapper 1.3 – 示例设计MMCM参数值可能导致Map错误或导致边缘操作

（ Xilinx答复34162 ）Virtex-6 FPGA嵌入式三态以太网MAC Wrapper v1.3 – Block RAM参数化可能会在仿真和错误操作期间导致内存冲突

（Xilinx答复33363） Virtex-6 FPGA嵌入式三态以太网MAC Wrapper v1.3 – 使用16位客户端接口时，错误的时钟用于分析某些客户端以太网MAC信号

v1.3 rev1中的已知问题

（Xilinx答复33195） Virtex-6 FPGA嵌入式三态以太网MAC Wrapper v1.3 – 调整IDELAY以满足GMII和RGMII设置和保持要求

（Xilinx答复33362） Virtex-6 FPGA嵌入式三态以太网MAC Wrapper v1.3 – “警告：参数：468 – 您的设计无法满足时序”在某些配置中看到

（Xilinx答复33386） 11.3 CORE Generator软件 – 某些免费核心的许可证现在是软件安装的一部分