Block Memory Generator v3.3 – ISE 11.3的发行说明和已知问题

问题描述

关键词：CORE Generator，内存，内存，异步，非对称，非对称，非对称，Block RAM，RAMB，Block RAM，BRAM，RAMB16，RAMB，仿真，UniSim，SimPrim，unisims，simprims，NetGen，SDF http：// www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息 http://www.xilinx.com/cn/ipcenter/blk_mem_gen/blk_mem_gen_migration_kit.htm(Xilinx 答复24848）有关迁移工具包的已知问题，以及（Xilinx答复29168）对v2.4之前的XCO参数所做的更改。 （Xilinx答复24712）如何在块存储器生成器中测试触发ECC SBITERR和DBITERR输出的用户逻辑（Xilinx答复31378）当DOA未使用且DIA接地时产生BitGen DRC警告（Xilinx答复31377） “错误： ip – build_algo_return：对于配置的RAM大小，所使用的Block RAM数量超过了所有可用架构中的最大Block RAM数量（550）“ v3.3中的新功能v3.3中的 已解决问题v3.3中的 已知问题” （ Xilinx答复31377） CORE Generator GUI控制台显示错误“对于配置的RAM大小，所使用的Block RAM数量超过所选架构中最大18KB Block RAM的数量” （Xilinx答复24034） Core不会为大型存储器生成（Xilinx答案23744）超出范围的地址输入可能导致内核在DOUT总线上产生Xs （Xilinx答复33322）为什么在仿真Virtex-6 FPGA SDP内存时会看到设置违规？ 器件问题 http://www.xilinx.com/cn/support/mysupport.htm 修订历史