FIFO Generator v5.3  –  ISE 11.3的发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

FIFO Generator v5.3 – ISE 11.3的发行说明和已知问题

问题描述

关键词:CORE Generator,IP,更新,fifogen,异步,同步,通用,时钟,内存,块RAM,BRAM,RAMB16,FIFO16,异步,非对称,非对称,第一,word,fall,through,fwft http:/ /www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息 (Xilinx答复22014)使用FIFO生成器内核时,允许的数据计数宽度应小于应有的值(Xilinx答案22722) FIFO Generator Core现在除了数据表之外还包括用户指南。在哪里可以找到FIFO生成器的用户指南? (Xilinx答复24712)如何在FIFO Generator中测试触发ECC SBITERR和DBITERR输出的用户逻辑? (Xilinx答复30029)无约束路径报告中发生建立/保持时间违规(Xilinx答复31144) FIFO v4.x(和更新版本)核心与v3.x(和先前)核心之间的差异v5.3中的新功能 错误修复v5.3 v5.3中的 已知问题 (Xilinx答复24003)针对Virtex-5器件时发生NC-Sim警告(Xilinx答复23691)内置FIFO配置不支持行为仿真模型(Xilinx答复20291)仿真期间X_FF发生RECOVERY和SETUP警告(Xilinx答复20271) RESET上发生仿真错误(Xilinx答复30226)写入EMPTY FIFO时,PROG_FULL可能早于预期断言(Xilinx答复31379)导入XCO文件时,用户无法更改读/写具有内置FIFO的时钟频率(Xilinx答复32740)当使用FWFT时,写入数据计数在非对称宽高比1:4和1:8的行为模型中不是周期精确的(Xilinx答复33395) DOUT复位值不起作用正确地在Virtex-6 devi上ce内置FIFO 修订历史

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