LogiCORE IP DisplayPort – 发行说明和已知问题

问题描述

此答复记录包含CORE Generator工具和LogiCORE IP显示端口核心的发行说明和已知问题列表。

针对每个版本的核心列出以下信息：

• 新功能
• Bug修复
• 已知的问题

LogiCORE IP DisplayPort休息室：

http://www.xilinx.com/products/ipcenter/EF-DI-DISPLAYPORT.htm

解决/修复方法

一般LogiCORE IP DisplayPort问题

（Xilinx答复42953）	LogiCORE IP DisplayPort的设计咨询主答复记录
（Xilinx答复34210）	如何将Display Port Core连接到DisplayPort连接器？
（Xilinx答复44843）	DisplayPort I2C over AUX是否支持慢速I2C从器件的时钟延长？
（Xilinx答复46820）	Xilinx DisplayPort IP是否支持eDP和Panel Self Refresh等功能？
（Xilinx答复57950）	14.7已从ISE中删除了支持

LogiCORE IP DisplayPort v3.2

（Xilinx答复53422） 。 （Xilinx答复53538） ， （Xilinx答复53539） ， （Xilinx答复55359） ， （Xilinx答复56683）和（Xilinx答复57399） 。

• ISE 14.2和Vivado 2012.2工具的初始版本

支持的器件（ISE）

• 的Virtex-7
• Kintex-7产品
• 产品Artix-7
• Virtex-6 XC LXT / SXT / HXT
• Spartan-6 XC LXT
• Spartan-6 XA LXT

支持的器件（Vivado）

• 的Virtex-7
• Kintex-7产品

新功能

• ISE Design Suite 14.2设计工具支持
• 辅助频道音频支持
• DisplayPort v1.2 5.4 Gb / s
• 增加了对速度超过100kb / s的IIC接口的支持

已解决的问题

CR 658659	修复了edid_iic.v示例设计中的逻辑错误
CR 659178	修复事件状态寄存器出现在0x20而不是0x02
CR 665316	修复了回复计数寄存器（0x13C）未正确更新的回复事务数
CR 665979	修复了当时钟速度设置为1kbps时SCL 50％占空比未保持的问题
CR 666220	当I2C速度控制寄存器配置为0xFF时，修复主时钟选择逻辑
（Xilinx答复47818）	为什么即使发生了HDP，AUX REPLY_STATUS寄存器仍然是REPLY_IN_PROGRESS？
（Xilinx答复50125）	当不支持Virtex-5 FPGA时，为什么DisplayPort核心硬件验证列出了DNMEG_V5_T_PCIE板？

已知问题（ISE）

（Xilinx答复42952）	Virtex-5器件支持已被删除
（Xilinx答复42810）	为什么参考设计有时序违规？
（Xilinx答复52296）	是否需要DCM或PLL才能为Spartan-6 GTP生成RXUSRCLK2？
（Xilinx答复52299）	为什么在7系列FPGA中需要支持2.4 Gb / s的-2或-3部分？
（Xilinx答复53538）	为什么DisplayPort Sink IIC控制器在某些情况下通过AUX通道输入引入大量噪声时会保持SCL线路？
（Xilinx答复53539）	为什么DisplayPort Source会在重置后停止发送音频？
（Xilinx答复51964）	GTP 2字节模式接口的时钟结构
（Xilinx答复54867）	缺少FORCE_DUAL_PIXEL参数
（Xilinx答复56168）	仿真错误 – 定位Artix-7时测试失败
（Xilinx答复56138）	使用DIVIDE = 2的BUFIO2时，为什么没有输出？
（Xilinx答复55359）	AUX通道上的噪声导致Core AUX状态机挂起
（Xilinx答复56683）	写入/读取期间接收器核心挂起
（Xilinx答复57399）	VESA规范终端方案导致AUX状态机损坏
（Xilinx答复57950）	14.7已从ISE中删除了支持

已知问题（Vivado）

（Xilinx答复52296）	是否需要DCM或PLL才能为Spartan-6 GTP生成RXUSRCLK2？
（Xilinx答复52299）	为什么在7系列FPGA中需要支持2.4 Gb / s的-2或-3部分？
（Xilinx答复53538）	为什么DisplayPort Sink IIC控制器在某些情况下通过AUX通道输入引入大量噪声时会保持SCL线路？
（Xilinx答复53539）	为什么DisplayPort Source会在重置后停止发送音频？
（Xilinx答复51964）	GTP 2字节模式接口的时钟结构
（Xilinx答复54867）	缺少FORCE_DUAL_PIXEL参数
（Xilinx答复56168）	仿真错误 – 定位Artix-7时测试失败
（Xilinx答复56138）	使用DIVIDE = 2的BUFIO2时，为什么没有输出？
（Xilinx答复55359）	AUX通道上的噪声导致Core AUX状态机挂起
（Xilinx答复56683）	写入/读取期间接收器核心挂起
（Xilinx答复57399）	VESA规范终端方案导致AUX状态机损坏

LogiCORE IP DisplayPort v3.1

• ISE 14.1和Vivado 2012.1工具的初始版本

支持的器件（ISE）

• 的Virtex-7
• Kintex-7产品
• Virtex-6 XC LXT / SXT / HXT
• Spartan-6 XC LXT
• Spartan-6 XA LXT

支持的器件（Vivado）

• 的Virtex-7
• Kintex-7产品

新功能

• ISE Design Suite 14.1设计工具支持
• 辅助频道音频支持
• DisplayPort v1.2,5.4 Gb / s

已解决的问题

（Xilinx答复43176）	为什么源和宿核心的CORE_ID寄存器不同？
（Xilinx答复47096）	为什么DisplayPort接收器无法完成大于6字节的AUX到IIC（I2C）写入？
（Xilinx答复45278）	在尝试定位Kintex-7时，为什么在热插拔检测（HPD）引脚的MAP中收到错误？

已知问题（ISE）

（Xilinx答复42952）	Virtex-5器件支持已被删除
（Xilinx答复42810）	为什么参考设计有时序违规？
（Xilinx答复47818）	为什么即使发生了HDP，AUX REPLY_STATUS寄存器仍然是REPLY_IN_PROGRESS？
（Xilinx答复50125）	当不支持Virtex-5 FPGA时，为什么DisplayPort核心硬件验证列出了DNMEG_V5_T_PCIE板？
（Xilinx答复52299）	为什么在7系列FPGA中需要支持2.4 Gb / s的-2或-3部分？
（Xilinx答复53538）	为什么DisplayPort Sink IIC控制器在某些情况下通过AUX通道输入引入大量噪声时会保持SCL线路？
（Xilinx答复53539）	为什么DisplayPort Source会在重置后停止发送音频？
（Xilinx答复54867）	缺少FORCE_DUAL_PIXEL参数

已知问题（Vivado）

（Xilinx答复47265）	当目标语言设置为VHDL时，为什么Synthesis失败？
（Xilinx答复47818）	为什么即使发生了HDP，AUX REPLY_STATUS寄存器仍然是REPLY_IN_PROGRESS？
（Xilinx答复50125）	当不支持Virtex-5 FPGA时，为什么DisplayPort核心硬件验证列出了DNMEG_V5_T_PCIE板？
（Xilinx答复52299）	为什么在7系列FPGA中需要支持2.4 Gb / s的-2或-3部分？
（Xilinx答复53538）	为什么DisplayPort Sink IIC控制器在某些情况下通过AUX通道输入引入大量噪声时会保持SCL线路？
（Xilinx答复53539）	为什么DisplayPort Source会在重置后停止发送音频？
（Xilinx答复54867）	缺少FORCE_DUAL_PIXEL参数

LogiCORE IP DisplayPort v2.3

• ISE Design Suite 13.2中的初始版本

支持的器件

• 的Virtex-7
• Kintex-7产品
• Virtex-6 XC LXT / SXT / HXT
• Spartan-6 XC LXT
• Spartan-6 XA LXT

新功能

• ISE Design Suite 13.2支持

已解决的问题

CR 610594	Tx成帧逻辑不会将行数据的最后一个字节发送到主链路。
CR 608226	i_last_pixel，i_line_doneandi_sterring_count寄存器有CDC问题。
CR 605875	I2C中的问题将突发写入其他I2C从器件。
CR 593604	完全封装的TU逻辑固定。
CR 593470	使用有效数据进行接收响应，仅将地址写入命令，并将MOT设置为“1”
CR 592998	中断清除读取到中断状态寄存器逻辑固定。
CR 591942	无视频断言查看vbid的错误位选择。
CR 587716	接收器核心：需要处理AUX写入Status_Request事务。
CR 587715	接收器核心：SYMBOL_ERROR_COUNT寄存器实现不正确。
CR 582256	来源：用户/成帧逻辑行为错误，1680像素帧@ 10bpc，4通道@ 2.7G。
CR 573034	Sink核心：DPCD结构可从APB / AXI访问高级用户。

已知的问题

（Xilinx答复42952）	Virtex-5器件支持已被删除
（Xilinx答复42810）	为什么参考设计有时序违规？
（Xilinx答复43176）	为什么源和宿核心的CORE_ID寄存器不同？
（Xilinx答复45278）	在尝试定位Kintex-7时，为什么在热插拔检测（HPD）引脚的MAP中出现错误？
（Xilinx答复47096）	为什么DisplayPort接收器无法完成大于6字节的AUX到IIC（I2C）写入？
（Xilinx答复47818）	为什么即使发生了HDP，AUX REPLY_STATUS寄存器仍然是REPLY_IN_PROGRESS？
（Xilinx答复50125）	当不支持Virtex-5 FPGA时，为什么DisplayPort核心硬件验证列出了DNMEG_V5_T_PCIE板？

LogiCORE IP DisplayPort v2.2

• ISE Design Suite 13.1中的初始版本

支持的器件

• Virtex-6 XC LXT / SXT / HXT
• Spartan-6 XC LXT
• Spartan-6 XA LXT
• Virtex-5 XC LXT / SXT / TXT / FXT

新功能

• ISE Design Suite 13.1支持

已解决的问题

CR 561918	需要Spartan-6和Virtex-6 FPGA统一包装文件。
CR 580813	源忽略具有最小同步脉冲数的响应。
CR 581723	对于某些配置，源发送影响显示的零长度TU。
CR 582925	需要具有传统接口（APB）的Virtex-5 FPGA。
CR 587682	I2C接收器和AUX响应之间的握手不匹配导致连续的I2C延迟。
CR 587685	双像素模式下产生的M值是预期值的1/2。
CR 587714	无视频后立即生成视频中断。延迟断言以获得正确的MSA可用性。
CR 587715	通道2和通道3的符号错误计数器具有初始化问题。
CR 587722	Virtex-6 PHY中的PRBS7连接不正确。

已知的问题

（Xilinx答复35037）	如何使用Display Port Sink核心上的两个vid_enable输出引脚？
（Xilinx答复35075）	什么是MAXES_RATE，MAX_LANE_COUNT以及VESA Display Port v1.1a规范定义的其他值？
（Xilinx答复44843）	DisplayPort I2C over AUX是否支持慢速I2C从器件的时钟延长？
（Xilinx答复47096）	为什么DisplayPort接收器无法完成大于6字节的AUX到IIC（I2C）写入？
（Xilinx答复50125）	当不支持Virtex-5 FPGA时，为什么DisplayPort核心硬件验证列出了DNMEG_V5_T_PCIE板？

LogiCORE IP DisplayPort v2.1

• ISE Design Suite 12.3中的初始版本

支持的器件

• Virtex-5 LXT
• Virtex-5 SXT
• Virtex-5 TXT
• Virtex-5 FXT
• Spartan-6 LXT
• Virtex-6 LXT
• Virtex-6 SXT
• Virtex-6 HXT

新功能

• ISE Design Suite 12.3支持

已解决的问题

CR 570896	GTP_DUAL_X0Y0需要实例化GTP_DUAL_X0Y1。根据建议限制更新。
CR 568660	写入DPCD地址0x0600返回NACK。
CR 565479	使用YCbCr422格式的10/8 BPC时会出现像素丢失。
CR 559333	在训练完成后数据未对齐的罕见情况。

已知的问题

（Xilinx答复35037）	如何使用Display Port Sink核心上的两个vid_enable输出引脚？
（Xilinx答复35075）	什么是MAXES_RATE，MAX_LANE_COUNT以及VESA DisplayPort v1.1a规范定义的其他值？
（Xilinx答复44843）	DisplayPort I2C over AUX是否支持慢速I2C从器件的时钟延长？
（Xilinx答复47096）	为什么DisplayPort接收器无法完成大于6字节的AUX到IIC（I2C）写入？
（Xilinx答复50125）	当不支持Virtex-5 FPGA时，为什么DisplayPort核心硬件验证列出了DNMEG_V5_T_PCIE板？

LogiCORE IP DisplayPort v1.3

• ISE Design Suite 12.2中的初始版本

新功能

• ISE 12.2设计工具支持
• Virtex-6 FPGA支持

已解决的问题

CR＃557442	将Rx和Tx示例设计连接在一起时，AUX总线上会发生争用。这已在12.2中得到解决。
CR＃557203	顶级文件包含Tx和Rx链路的端口，导致生成Tx或Rx内核时出现端口不匹配错误。这已在12.2中得到解决。
CR＃：557137	将define.v文件中的通道计数硬编码为值4.已更改为采用核心生成期间配置的值。
CR＃：557134	在12.2中为Tx和Rx示例设计创建了不同的文件名。
（Xilinx答复34829）	当我针对Virtex-5 TXT器件时，为什么会收到有关GTP_DUAL的错误？
CR＃：554267	当所选器件为Virtex-5 FXT或Virtex-5 TXT时，TX，RX和TX RX的ejava文件已更新为使用GTX封装器。
CR＃：559502	xst_scr.ejava文件中的器件名称硬编码为特定值。已更新以匹配器件。在核心生成期间由用户选择。
CR＃：538464	源核心的.vho文件格式不正确，导致综合期间出现语法错误。
（Xilinx答复33888）	LogiCORE IP显示端口v1.1为什么示例设计在我定位Spartan-6器件时不能满足时序要求？
（Xilinx答复35403）	当MIN_PRE_EMPHASIS寄存器设置为零以外的任何值时，为什么核心无法训练。

已知的问题

（Xilinx答复35037）	如何使用Display Port Sink核心上的两个vid_enable输出引脚？
（Xilinx答复35075）	什么是MAXES_RATE，MAX_LANE_COUNT以及VESA Display Port v1.1a规范定义的其他值？
（Xilinx答复44843）	DisplayPort I2C over AUX是否支持慢速I2C从器件的时钟延长？

LogiCORE IP DisplayPort v1.2

• ISE Design Suite 12.1中的初始版本

新功能

• ISE 12.1设计工具支持
• 增加辅助频道音频支持
• Virtex-6 FPGA支持

已解决的问题

（Xilinx答复33890）	LogiCORE IP显示端口v1.1 – 当我有一个活动通道且用户界面被强制为2位宽时，为什么我的显示端口接收器接收器内核无法正常工作？
CR＃：539132	对于Sink核心，当用户将用户像素宽度设置为2（0x010）并且当活动通道数仅为1时强制用户像素宽度为2（0x008），数据将错误地到达用户。
（Xilinx答复33885）	LogiCORE IP显示端口v1.1 – 当我尝试仿真或综合发送器源设计时，为什么我的VHDL实例化模板失败？
（Xilinx答复33886）	LogiCORE IP显示端口v1.1 – 需要更改DCM包装器以使用高频模式使显示端口接收器接收器示例设计在所有情况下都能正常工作。
（Xilinx答复33887）	LogiCORE IP显示端口v1.1 – 为什么在某些频率上使用双像素模式时，我的HSYNC时序不正确？
（Xilinx答复34671）	为什么我在Display端口示例设计11.5中看到仿真错误？

已知的问题

（Xilinx答复33889）	在哪里可以找到Display Port Core的入门指南？
（Xilinx答复33888）	LogiCORE IP显示端口v1.1 – 为什么示例设计在我定位Spartan-6器件时不能满足时序要求？
（Xilinx答复34829）	当我针对Virtex-5 TXT器件时，为什么会收到有关GTP_DUAL的错误？
（Xilinx答复35037）	如何使用Display Port Sink核心上的两个vid_enable输出引脚？
（Xilinx答复35075）	什么是MAXES_RATE，MAX_LANE_COUNT以及VESA Display Port v1.1a规范定义的其他值？
（Xilinx答复35403）	当MIN_PRE_EMPHASIS寄存器设置为零以外的任何值时，为什么核心无法训练？
（Xilinx答复44843）	DisplayPort I2C over AUX是否支持慢速I2C从器件的时钟延长？

LogiCORE IP DisplayPort v1.1

• ISE Design Suite 11.4中的初始版本

新功能

• ISE Design Suite 11.4支持
• 初始发行

已解决的问题

• N / A

已知的问题

（Xilinx答复33885）	当我尝试仿真或综合我的发射器源设计时，为什么我的VHDL实例化模板失败？
（Xilinx答复33886）	需要更改包装以使用高频模式使显示端口接收器接收器示例设计在所有情况下都能正常工作。
（Xilinx答复33887）	在某些频率上使用双像素模式时，为什么我的HSYNC时序不正确？
（Xilinx答复33888）	为什么示例设计在针对Spartan-6器件时不符合时序？
（Xilinx答复33889）	在哪里可以找到Display Port核心的入门指南？
（Xilinx答复33890）	当我有一个活动通道并且用户界面被强制为2位宽时，为什么我的显示端口接收器接收器内核无法正常工作？
（Xilinx答复34671）	为什么我会看到Display端口示例设计11.5的仿真？
（Xilinx答复34829）	当我针对Virtex-5 TXT器件时，为什么会收到有关GTP_DUAL的错误？
（Xilinx答复35037）	如何使用Display Port Sink核心上的两个vid_enable输出引脚？
（Xilinx答复35075）	什么是MAXES_RATE，MAX_LANE_COUNT以及VESA Display Port v1.1a规范定义的其他值？
（Xilinx答复44843）	DisplayPort I2C over AUX是否支持慢速I2C从器件的时钟延长？