FIFO Generator v5.2 – 为什么我的FIFO输出上的MSB卡在固定值？

问题描述

使用FIFO Generator v5.2或v5.1，如果我创建基于Virtex-4 FPGA或基于Virtex-5 FPGA BRAM的FIFO，则在从FIFO读取一定数量的数据后，输出的MSB将固定为固定值。为什么？

解决/修复方法

在FIFO Generator v5.2和v5.1中检测到一个问题，即FIFO输出的MSB在从FIFO读取一定数量后会陷入固定值。如果使用多个BRAM原语的基于BRAM的FIFO也使用嵌入式输出寄存器，则会发生此问题。如果遇到此问题，可以通过不使用BRAM的嵌入式输出寄存器来解决此问题。

此问题将在FIFO Generator的v5.3中修复。

修订记录

07/27/2009 – 初步发布