11.2 PlanAhead  – 在分析期间仅指定每个端点的一条路径时,每个端点的路径数显示多条路径-Altera-Intel社区-FPGA CPLD-ChipDebug

11.2 PlanAhead – 在分析期间仅指定每个端点的一条路径时,每个端点的路径数显示多条路径

问题描述

我从PlanAhead运行TimeAhead时将“每个端点的路径数”指定为1,但我在结果中看到每个端点有2条路径;例如,对于ps0_0,报告来自action / Q的路径和来自int_0 / Q的另一个路径。

为什么会这样?

解决/修复方法

这是planAhead中时序分析的预期行为。 planAhead中的端点是一个引脚,而不是一个实例。在这种情况下,以ps0_0结尾的两条路径是两个不同的引脚。一个是CE引脚,另一个是D引脚。

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