M1.3 TrCE:对M0、Md1、Md2返回的0个项目的时序约束进行分析,检测到0个定时错误。

描述

参考文献17927

一般描述:

特殊约束条件的时序分析

焊盘Md0、Md1、Md2可以给出以下结果:

产量;

路径I1到QUT包含1级逻辑:

从COMP开始的路径:M00.I(从$NET000)

Delay type Delay(NS)物理

资源

———————————-

CbBrR10C1.C2净0.946R $NET000

TDICK

昆特

——————————

合计(51.4%逻辑,48.6%路)1.946NS

——————————————————————————————————

事业单位

时序约束:TS02=Max延迟从时间GRP“FFS(qOUT)”到

TimeGRP“垫(DUT)”20 ns;

分析了0个项目,检测到0个定时误差。

&输出;

在这个例子中,DIN被分配给了Md0,DUT被分配。

到M1。虽然Md0被识别为CLB,但Md1不是偶数。

由TrCE看到。

解决方案

当前M1.3不处理时序约束。

连接到Md0、Md1或Md2。XACSTALST5.5.1/60.1中也存在同样的问题。

请登录后发表评论

    没有回复内容