FIFO Generator v5.2  – 针对FIFO36E1原语的Virtex-6内置FIFO无法生成-Altera-Intel社区-FPGA CPLD-ChipDebug

FIFO Generator v5.2 – 针对FIFO36E1原语的Virtex-6内置FIFO无法生成

问题描述

针对Virtex-6内置FIFO的FIFO Generator v5.2内核可能无法生成,并显示以下错误消息:

“错误:coreutil – XST返回错误:错误:Xst:1631 – 数据损坏(时间):顺序元件U0 / gbiv5.bi / v6_fifo.fblk / gextw [1] .inst_extd / gchain.gp1上所需的时间遍历失败[2] .gbldl.inst_prim / gf36e1_inst.sngfifo36e1:WREN(FIFO36E1)”

解决/修复方法

此问题将在ISE 11.3的下一版工具中修复。目前,唯一的解决方法是针对基于块RAM的FIFO。

修订记录

07/06/2009 – 初步发布

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