11.3用于DSP的System Generator  – 当我使用“第一帧值”和延迟为0的下采样块时,我的数据不会出现下采样。为什么?-Altera-Intel社区-FPGA CPLD-ChipDebug

11.3用于DSP的System Generator – 当我使用“第一帧值”和延迟为0的下采样块时,我的数据不会出现下采样。为什么?

问题描述

当我使用“第一帧值”并且延迟为0时使用下采样块时,我的数据不会出现下采样。为什么?

解决/修复方法

当下采样块与选项’帧的第一个值’一起使用且延迟为0时,该设计在两个时钟域之间创建组合路径,因为下采样电路本身不包含寄存器。

结果,所讨论的下采样块的输出上的信号仍然是原始域的速率,直到它在新域中注册为止。如果此信号被驱动到Simulink模块(不是Xilinx模块组模块),它们仍将以更高的速率进行采样。

使用这种性质的块是糟糕的设计实践,因为它会产生不可预测的结果。应立即将此块的输出驱动到System Generator块中,该块将信号注册到新域中。

请登录后发表评论

    没有回复内容