FIFO Generator v5.2 – ISE 11.2的发行说明和已知问题

问题描述

关键词：CORE Generator，IP，更新，fifogen，异步，同步，通用，时钟，内存，块RAM，BRAM，RAMB16，FIFO16，异步，非对称，非对称，第一，word，fall，through，fwft http：/ /www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息 （Xilinx答复22014）使用FIFO生成器内核时，允许的数据计数宽度应小于应有的值（Xilinx答案22722） FIFO发生器内核现在除数据表外还包括用户指南。在哪里可以找到FIFO生成器的用户指南？ （Xilinx答复24712）如何在FIFO Generator中测试触发ECC SBITERR和DBITERR输出的用户逻辑？ （Xilinx答复30029）无约束路径报告中发生建立/保持时间违规（Xilinx答复31144） FIFO v4.x（和更新版本）内核与v3.x（和先前）内核之间的差异v5.2中的新功能 （Xilinx答案） 32738）增强了对FULL，EMPTY，ALMOST_FULL，ALMOST_EMPTY，WRITE_DATA_COUNT，READ_DATA_COUNT，WR_ACK，VALID，UNDERFLOW和OVERFLOW （Xilinx答案32737）的行为模型的循环精确度DOUT复位值支持基于块RAM的嵌入式寄存器Bug修复v5.2 （Xilinx答复31381）空标志在公共时钟中没有断言（基于块RAM）行为模型仿真v5.2中的已知问题 （Xilinx答复24003）针对Virtex-5时发生NC-Sim警告（Xilinx答复23691）内置FIFO配置不支持行为仿真模型（Xilinx答复20291）仿真期间发生X_FF RECOVERY和SETUP警告（Xilinx答复20271） RESET上发生仿真错误（Xilinx答复30226）写入EMPTY FIFO时，PR OG_FULL可能早于预期断言（Xilinx答复31379）导入XCO文件时，用户无法使用内置FIFO更改读/写时钟频率（Xilinx答复32740）写入数据计数在非对称宽高比的行为模型中不是周期精确的使用FWFT时的1：4和1：8 （Xilinx答复32739）使用Virtex-6内置FIFO （Xilinx答复32988）未读出FIFO的最后一个字目标FIFO36E1原语的Virtex-6内置FIFO无法生成版本历史