问题描述
本发行说明和已知问题答复记录适用于ISE 11.2中发布的Serial RapidIO v5.3 Core，其中包含以下信息：
– 新功能
– Bug修复
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
解决/修复方法
新功能
– ISE 11.2支持
– Virtex-6 Verilog支持
已解决的问题在v5.3中
– 没有
v5.3中的已知问题
– Virtex-6解决方案正在等待硬件验证。
– （Xilinx答复32614） PHY未在RX帧上正确传递CRF位
– 要修复的版本：v5.4
– CR＃519603
– （Xilinx答复32195） Virtex-4 FXT 3.125G，4x内核可能无法满足时序要求
– 要修复的版本：v5.4
– CR＃506364
– （Xilinx答复32188） Virtex-5 FXT内核可能显示数据错误和“输入错误停止”状态
– 要修复的版本：v5.4
– CR＃510781 – Virtex-5 GTX时钟补偿逻辑可能会破坏8b / 10b后的数据。
– （Xilinx答复32122）重发发送抑制支持位设置错误为1’b0
– 要修复的版本：v6.0
– CR＃507334
– （Xilinx答复32063）缓冲层可能会破坏单周期RX数据包
– 要修复的版本：v6.0
– CR＃498073
– （Xilinx答复32316）如果使用16位器件ID，treq_vld_n可以在SWRITE上的treq_sof_n之前置位
– 要修复的版本：修复未计划
– CR＃514611
– （Xilinx答复30023） Virtex-4，Virtex-5 LXT / SXT和Virtex-5 FXT内核配置无法在第2道中训练到x1模式.Lane 0中的Traindown工作成功，但Virtex-4，Virtex -5 LXT / SXT和Virtex-5 FXT配置无法在通道2中进行Traindown.RocketIO收发器仅允许Traindown进入通道绑定主站。
– 要修复的版本：修复未计划
– CR＃457109。
– （Xilinx答复30021）错误恢复期间的核心重新初始化会导致可恢复的协议错误。如果核心在错误恢复过程中被强制重新初始化（即， – force_reinit），则可能发生这种情况。如果发生这种情况，将在恢复静默期间发送数据包。这种情况是可以恢复的。
– 要修复的版本：修复未计划
– CR＃457885
– （Xilinx答复29522）后Synplicity综合实现运行可能会出现UCF故障。 Synplicity生成的网络名称与XST生成的名称不一致，并且核心类型之间可能不一致。必须在这些故障情况下编辑“.ucf”文件。
– 要修复的版本：修复未计划
– CR＃447782
– （Xilinx答复24982） PNA原因字段可能偶尔反映保留值。原因字段仅用于调试目的，不会影响功能。发生很少，需要对齐多个控制符号。
– 要修复的版本：修复未计划
– CR＃436767
（Xilinx答复24970）控制符号可能会在重新启动时丢失。这是一个不寻常的，最终可恢复的错误。将GUI的Physical Configuration页面上的附加链接请求前致命值设置为“4”，以防止丢失的链接请求或链接响应导致内核进入端口错误状态。
– 要修复的版本：修复未计划
– CR＃436768
（Xilinx答复24968）逻辑Rx不支持核心端停顿。 Rx缓冲区必须在没有缓冲区引起的停顿周期的情况下向逻辑层提供数据包。随核心提供的缓冲区参考设计是存储和转发缓冲区，并符合此规则。
– 要修复的版本：修复未计划
– CR＃436770
（Xilinx答复33193） Virtex-6 1.25 Gbs仿真失败，因为MMCM_ADV Unisim模型无法正确处理小数值
-CR＃527725
-Vertsion待定：5.4
（Xilinx答复33194）串行RapidIO – Virtex-6逗号对齐设置为仅在偶数字节边界上对齐
-CR＃525309
– 要修复的版本：修复未安排
修订记录
07/23/2009 – 新增33193和33194
06/24/2009 – 初步发布
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