SPI-4.2 Lite v5.1，v5.1 Rev1和v5.1 Rev2 – ISE 11.2,11.3,11.4和11.5软件的发行说明和已知问题

问题描述

本发行说明和已知问题答案记录适用于ISE Design Suite 11.2中发布的SPI-4.2（POS-PHY L4）Lite v5.1内核，SPI-4.2（POS-PHY L4）Lite v5.1 Rev 1 Core ，在（Xilinx答复33455）中发布，用于ISE Design Suite 11.3，以及SPI-4.2（POS-PHY L4）Lite v5.1 Rev2 Core，在ISE Design Suite 11.5中发布，包含并包含以下信息：

• 新功能
• Bug修复
• 一般信息
• 已知的问题

有关安装说明，一般CORE Generator已知问题以及设计工具要求，请参阅“IP发行说明指南”： http ： //www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

重要说明： （Xilinx答复33455）中提供了v5.1 Rev1补丁。在使用Spartan-6 FPGA的ISE 11.3 / 11.4软件中使用该补丁时需要此补丁。此补丁中的修补程序也包含在v5.1 Rev2 Core中。

v5.1中的新功能

– ISE 11.2软件支持

– 支持Virtex-6和Spartan-6 FPGA

v5.1 Rev1中的新功能

– ISE 11.3软件支持

– （Xilinx答复33523）支持Virtex-6 HXT和Virtex-6 -1L器件

v5.1 Rev2中的新功能

-ISE 11.5软件支持

v5.1中的错误修复

– 没有

v5.1 Rev1中的错误修复 （Xilinx答复33455）使用11.3软件在Spartan-6 FPGA中映射错误：“ERROR：LIT：554 – OBUFTDS符号……”

– 版本已修复：v5.1 Rev 1

– CR 529067

v5.1 Rev2中的错误修复

（Xilinx答复34156）由于潜在的BRAM存储器冲突，不应在生产中使用Virtex-6 FPGA内核

一般信息

支持Virtex-6 FPGA CXT器件，具有以下性能：

-1速度等级：高达400 Mb / s（需要修改UCF文件以为重置路径添加多周期时序约束）。

有关如何修改UCF文件的详细信息，请参阅（Xilinx答复32920） 。

（Xilinx答复20430） SPI-4.2 Lite Core的功耗是多少？

（Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？

多个核心：如果在单个器件中使用多个SPI-4.2内核，请参阅“SPI-4.2 Lite用户指南”的“特殊设计考虑”一章下的“多核实例化”部分。无论核心配置如何，为每个实例生成具有唯一组件名称的多个核心非常重要。

v5.1和v5.1 Rev1中的已知问题

（Xilinx答复34156）由于潜在的BRAM存储器冲突，不应在生产中使用Virtex-6 FPGA内核

（Xilinx答复32922） Virtex-6 FPGA设计在Map中返回“ERROR：Place：418 – 无法执行IOB放置”（在11.4中修复）

v5.1，v5.1 Rev1和v5.1 Rev2中的已知问题

制约因素和实施问题

– Spartan-6 LX16 ES器件的Bank 0和2（顶部和底部）不支持DDR模式。这仅适用于“ES”器件，并在生产芯片中得到修复。

有关详细信息，请参阅Silicon Spartan-6 FPGA LX16 CES勘误表：

http://www.xilinx.com/support/documentation/spartan-6.htm#131538

（Xilinx答复34562）MMCM Mult值在Virtex-6的允许范围之外

（Xilinx答复32920） Virtex-6 FPGA设计可能会在PAR中失败

（Xilinx答复22009）通过NGDBuild实现SPI-4.2 Lite设计时，会出现几条“INFO”和“WARNING”消息

（Xilinx答复21998）通过MAP实现SPI-4.2 Lite设计时，会出现几条“警告”消息

（Xilinx答复21999）通过BitGen实现SPI-4.2 Lite设计时，会出现几条“警告”消息

（Xilinx答复22011） UCF文件中缺少示例约束

（Xilinx答复19999） “错误：BitGen：169 – 此设计包含一个或多个不支持比特流生成的评估核心”

一般仿真问题

（Xilinx答复34568）MMCM可能无法锁定导致使用VCS进行仿真失败

（Xilinx答复21319） TDat错误：时序仿真中的数据不匹配错误

（Xilinx答复22001）设计示例导致源分段数据包的警告

（Xilinx答复21350）演示测试平台导致RDat协议违规警告

（Xilinx答复21322）时序仿真错误：SETUP，HOLD，RECOVERY违规

（Xilinx答复22026）仿真SPI-4.2 Lite设计导致“错误：/ X_ODDR保持低位违反D1，与C相关;”

硬件问题

（Xilinx答复20022）当使用固定静态对齐时，有必要确定最佳IOBDELAY（ISERDES）值或最佳DCM设置（PHASE SHIFT），以确保目标系统包含最大系统余量并执行跨电压，温度和处理（多个芯片）变化。

v5.1 Rev2中的已知问题（不适用于v5.1和v5.1 Rev1）

（Xilinx答复34252） 11.5数据表中的Virtex-6 BRAM资源利用率不准确

修订记录

06/24/2009 – 初步发布

09/16/2009 – 针对v5.1 Rev1补丁和ISE 11.3软件进行了更新

01/19/2010 – 添加了AR34156

03/03/2010 – 针对Rev2进行了更新