Virtex-5 GTX FPGA RocketIO向导v1.6 – 发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于Virtex-5 FPGA GTX RocketIO向导v1.6，包含以下信息：

• 新功能
• Bug修复
• 已知的问题

解决/修复方法

1）介绍

该文件包含Xilinx Virtex-5 FPGA GTX收发器向导v1.6的发行说明。有关最新的核心更新，请参阅产品页面：

https://www.xilinx.com/content/xilinx/en/products/intellectual-property/v5_fpga_gtx_transceiver_wizard.html

2）新功能

• 支持ISE Design Suite 11.2
• 时钟校正序列长度选项已更新。有关其他信息，请参阅（Xilinx答复32164） 。
• 织物时钟校正模块。当使用8b10b解码选择16位RX接口时，只能通过使用新的CC_2B_1SKP模块实现1字节时钟校正序列长度。
• 生成的示例设计的新目录结构。有关其他信息，请参阅“入门指南”（UG204）：

https://www.xilinx.com/support/documentation/ip_documentation/v5_gtxwizard_gsg204.pdf

3）已知问题

• 对于某些设计，结构速率为312.5 MHz或更高的时序收敛可能需要付出巨大努力。为获得最佳结果，请使用16/20/32/40位接口，以获得高于2.5 Gb / s的线速。
• 使用RXRECCLK生成RXUSRCLK / 2时，设计可能无法满足时序要求。有关更多信息，请参阅（Xilinx答复32996） 。
• RST未保持3个CLKIN周期仿真警告。有关更多信息，请参阅（Xilinx答复32230） 。
• 如果使用tx_sync去歪斜模块或结构时钟校正模块，在进行带注释的仿真时，可能会观察到X和时序仿真失败。
• 对于1字节的示例设计，X可能会从GTX传播到用户逻辑。
• 与外部时钟校正模块中使用的FIFO相关的仿真警告。有关更多信息，请参阅（Xilinx答复33925） 。
• 外部时钟校正模块很难满足5Gb / s以上线路速率的时序要求，并且尚未经过验证可以高于该速率运行。

有关此版本的最新信息（包括已知问题，解决方法和解决方案），请参阅ISE Design Suite 11.2 IP更新的发行说明答复记录：

https://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

4）核心释放历史

日期版本问题描述

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06/24/2009 Xilinx，Inc。1.6 ISE 11.2版本，Fabric时钟校正模块

2008年9月18日Xilinx，Inc。1.5 TXT支持，Lane-to-lane Deskew模块

06/27/2008 Xilinx，Inc。1.4 OBSAI，PCIe Gen2，OOBDETECT_THRESHOLD更新

04/25/2008 Xilinx，Inc。1.3优化的CDR属性

03/24/2008 Xilinx，Inc。1.2初始版本

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