LATTICE CPLD XO3芯片bank0可以作为7:1LVDS的差分输入吗？还是只能作为输出？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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      查mipi d-phy的手册或者XO3的手册，0和2只支持一个方向

      6年前
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