11.1时序 – 为什么我的PLL抖动低于系统抖动?-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1时序 – 为什么我的PLL抖动低于系统抖动?

问题描述

当我查看我的时序报告时,DCM抖动计算正确地使用了我的系统抖动。但是,当我查看我的PLL时,PLL抖动小于系统抖动。

这可能,或者我的时间报告有问题吗?

解决/修复方法

通过设计,PLL可以减少抖动。抖动的减少反映在时序报告中。因此,可以看到PLL抖动的值低于系统抖动。

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