SPI-4.2 v9.1  – 在VCS仿真中,Sink内核可能无法对齐或进入帧中-Altera-Intel社区-FPGA CPLD-ChipDebug

SPI-4.2 v9.1 – 在VCS仿真中,Sink内核可能无法对齐或进入帧中

问题描述

由于脉冲吞咽,SPI-4.2 v9.1 Sink内核可能无法锁定数据流或在VCS仿真期间进入帧内。

解决/修复方法

要避免此问题,应将VCS开关“+ transport_int_delays”添加到VCS命令行,如下所示:

vcs + no_notifier \

+ neg_tchk \

-debug -PP \

+ transport_path_delays + pulse_e / 0 + pulse_r / 0 \

+ transport_int_delays + pulse_int_e / 0 + pulse_int_r / 0 \

-sdf max:pl4_demo_testbench.pl4_wrapper0:../../ implement / results / routed.sdf \

pl4_demo_testbench glbl

此命令行开关将添加到下一版本中的SPI-4.2 v9.2核心示例设计仿真脚本中。

修订记录

05/04/2009 – 初步发布

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