串行收发器 – 如何在结构中使用参考时钟。-Altera-Intel社区-FPGA CPLD-ChipDebug

串行收发器 – 如何在结构中使用参考时钟。

Altera_wiki等级-LV1-ChipDebug6年前发布
150

问题描述

Virtex-5 GTP / GTX： Virtex-6 GTX：

解决/修复方法

Virtex-5 GTP / GTX： http ： //www.xilinx.com/support/documentation/user_guides/ug196.pdf http://www.xilinx.com/support/documentation/user_guides/ug198.pdf Virtex-6 GTX： Virtex-6 GTX用户指南UG366的TX Fabric时钟输出控制 。 http://www.xilinx.com/support/documentation/user_guides/ug366.pdf

FPGAFPGA-CPLDSoCsxilinx赛灵思
评分
欢迎为Ta评分
分享
请登录后发表评论

    没有回复内容

搜索
开启精彩搜索
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
热门帖子

在手机上浏览此页面