SPI-4.2 v9.1  – 静态对齐内核可能不会在VCS时序仿真中进入帧-Altera-Intel社区-FPGA CPLD-ChipDebug

SPI-4.2 v9.1 – 静态对齐内核可能不会在VCS时序仿真中进入帧

问题描述

在使用Synopsys VCS进行基于时序的仿真期间,使用静态对齐的SPI-4.2接收器内核可能无法进入帧(即,SnkOof无限断言)。

解决/修复方法

要解决此问题,请在UCF文件中更改以下DCM相移:

对于Virtex-5器件:

INST“<top_instant_name> / U0 / clk0 / rdclk_dcm0”PHASE_SHIFT = 25;

对于Virtex-4器件:

INST“<top_instant_name> / U0 / clk0 / rdclk_dcm0”PHASE_SHIFT = 35;

注意:约束文件中SPI-4.2内核提供的相移设置只是一个占位符,可能不适合硬件操作。有关静态对齐的更多信息,请参阅SPI-4.2用户指南 (UG153)。

这在11.3中发布的Core的v9.2中得到修复

修订记录

05/04/2009 – 初步发布

04/07/2010 – 增加了固定版本

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