11.1 Spartan-3A PLACE已知问题 –  MAP或PAR的第4.2阶段崩溃-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1 Spartan-3A PLACE已知问题 – MAP或PAR的第4.2阶段崩溃

问题描述

我的Spartan-3E / A设计在4.2阶段崩溃。这个阶段是什么,这是一个已知问题?

解决/修复方法

阶段4.2是时钟放置阶段,其中确定时钟分量的位置,或者在锁定的分量的情况下,验证。在ISE 11.1中存在一个已知问题,当检测到某个错误条件时,错误处理代码会导致崩溃。此错误情况应触发以下错误消息:

错误:位置:1264 – 已找到两个BUFG的负载之间的冲突。

有一个限制,即没有一对BUFG可以驱动负载

器件的象限。

当全象限BUFG与其配对的侧BUFG之间存在冲突时,会发生此错误,该BUFG由于共享布线资源而无法在同一时钟区域中驱动负载。有关此限制的更多信息,请参阅(Xilinx答复19947)

这个问题将在ISE 11.2中修复。同时,检查为上述冲突选择的BUFG位置。

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