LogiCORE Initiator，目标v4.8和v3.167 – “仿真错误：$ hold（posedge CLK：18310587 ps，posedge I &&&（in_clk_enable1 == 1）：18310595 ps，50 ps）;”

问题描述

在PING设计或用户设计上运行时序仿真可能会产生以下警告：

＃**错误：/xilinx//verilog/src/simprims/X_FF.v(101）：$ hold（posedge CLK：18310587 ps，posedge I &&&（in_clk_enable1 == 1）：18310595 ps，50 ps）;

＃时间：18310595 ps迭代次数：1实例：/ ping_tb / UUT / \ PCI_CORE / XPCI_ADQ30

＃**错误：/xilinx/verilog/src/simprims/X_FF.v(101）：$ setup（posedge I &&&（in_clk_enable1 == 1）：18310599 ps，posedge CLK：18310640 ps，79 ps）;

＃时间：18310640 ps迭代次数：2实例：/ ping_tb / UUT / \ PCI_CORE / XPCI_ADQ17

解决/修复方法

如果核心未积极参与转移，则会出现这些错误。通常，当核心停止驱动总线并在仿真中转换为驱动HI-Z时会发生这种情况。通过核心的输入可以看到Hi-Z，导致Xs通过模型传播，导致仿真器报告此错误。

用户应评估每个错误并确定它是否是合法的时间问题或由于这个原因。当断言IRDY＃和TRDY＃时，核心积极参与数据传输。

修订记录

04/13/2009 – 初始版本