11.1用于DSP的System Generator  – 当我的EDK PCORE System Generator设计在模型的顶层没有System Generator令牌时,为什么在仿真或模型更新期间收到错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1用于DSP的System Generator – 当我的EDK PCORE System Generator设计在模型的顶层没有System Generator令牌时,为什么在仿真或模型更新期间收到错误?

问题描述

我的System Generator设计包含EDK处理器块;但是,当我运行仿真或执行模型更新(Ctrl-D)时,我收到一条错误消息。

解决/修复方法

这是由于11.1 System Generator版本的已知问题,将在下一版软件中修复。

已知此问题会影响XAPP 1128提供的数字预失真(DPD)系统生成器参考设计。

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