11.1时序已知问题 – 带有FALLING关键字的OFFSET IN似乎在整个时钟周期内关闭-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1时序已知问题 – 带有FALLING关键字的OFFSET IN似乎在整个时钟周期内关闭

问题描述

当我使用FALLING关键字检查我的OFFSET IN时,我注意到与OFFSET IN和RISING关键字相比,时钟到达时间是一个完整的时钟周期。

在时间报告中:

上升沿时钟到达:-2.051 ns(设置和保持)

下降沿时钟到达:12.949 ns(设置和保持)

我认为时钟到达时间应该是相同的;什么时候会被修复?

解决/修复方法

时钟到达时间应该相同。此问题是由DCM / PLL / MMCM组件中执行的负相移引起的。

要解决这个问题,请执行正相移;时钟到达时间将是相同的。

此问题计划在软件的下一个主要版本中修复。

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