11.1时序已知问题 –  MAXSKEW约束显示违规,但报告称它符合时序-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1时序已知问题 – MAXSKEW约束显示违规,但报告称它符合时序

问题描述

我的MAXSKEW约束显示违规,但报告称它符合时间要求。

以下是一个例子:

时序约束:NET“SDI_Ref_Clk1”MAXSKEW = 0.001 ns;

净分析1次,检测到1次失败的净值。

检测到1个定时错误。

最大净偏差为0.208ns。

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松弛:-0.207ns SDI_Ref_Clk1

报告:0.208ns偏差符合0.001ns时间约束-0.207ns

从延迟(ns)偏移(ns)

SLICE_X23Y59.X E7.O1 1.037 0.208

SLICE_X23Y59.X D7.O1 1.037 0.208

解决/修复方法

这是一个已知的问题。目前,报告指出:

报告:0.208ns偏差符合0.001ns时间约束-0.207ns

Xilinx正在努力改变它,以便它正确地确认路径失败,并声明路径“失败”X ns。

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