M1.3映射：“不能遵守设计约束”错误/不支持的CLB组合涉及双输出逻辑组件（DPRAM，RAM16X2）

描述

关键词：双端口RAM不支持包合并DPRAM RAM16X2

紧迫性：标准

一般描述：
涉及F和G组合的CLB配置
来自同一CLB的驱动2或3输入功能的输出
M1.3不支持可以插入H LUT的
映射器。

没有一个错误消息是
映射器来处理这样的配置，但最有可能的是
将是一个开始，

“不能遵守要求的设计约束
将下列符号组综合单个符号
“CLB”

这种配置在下图中说明：

F和G组合输出来自同一CLB驱动器2或3输入LUT，其可被打包到H LUT中。

当试图映射一个问题时，同样的问题也出现了。
具有附加逻辑的16X2 RAM，其可适合于H-LUT。

解决方案

唯一可行的方法是创建期望的CLB。
在EPIC中配置，从中生成物理宏，
并将其实例化到您的设计中。

有关创建物理宏的更多信息，请参见
（Xilinx手册EPIC设计编辑器参考/用户指南）。