LATTICE CPLD XO3做SPI收发，最快能做到多高的频率，96M可以吗？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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    • 52fpga的头像-ChipDebug52fpga徽章-人气大使-ChipDebug等级-LV2-ChipDebug0

      看这个表格，硬核只能到45M，那如果你要96M，那就得自己写SPI接口的代码，我查了一下LATTICE的器件手册，XO3的单端IO可以做到150M，所以你自己写代码实现96M的SPI接口应该没有什么困难的。

      6年前
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