11.1 PlanAhead  – 埋在顶级网表中的端口未在PlanAhead中获取-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1 PlanAhead – 埋在顶级网表中的端口未在PlanAhead中获取

问题描述

当我将包含多个层次结构的网表放入PlanAhead时,我看不到包含在较低级别模块中的端口。为什么是这样?我该怎么做才能解决这个问题?

解决/修复方法

这是PlanAhead 11.1中的一个已知问题。这将在下一个主要软件版本中修复。

要解决此问题,请将层次结构中的所有端口都放入HDL的顶层。

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