11.1 System Generator for DSP  – 为什么在尝试仿真演示设计sysgenDDC时会收到错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1 System Generator for DSP – 为什么在尝试仿真演示设计sysgenDDC时会收到错误?

问题描述

当我尝试仿真System Generator示例设计sysgenDDC时,我收到有关sysgenDDC / DDC /数字混音器子系统中DDS块的错误消息。

解决/修复方法

发生此错误的原因是较低级别的系统生成器令牌具有非法设置Virtex-II Pro以进行器件选择; 11.1不再支持此器件。

要解决此问题,请删除有问题的System Generator令牌,选择“另存为”,然后使用新名称保存模型并关闭MATLAB。重新打开MATLAB和模型后,问题应该得到解决。

System Generator for DSP 11.2随附的演示解决了此问题。

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