11.1 EDK – 尝试为XMP文件生成VHDL / Verilog模板导致项目在ISE项目中变得过时

问题描述

我在一个ISE项目中实例化了我的EDK设计。我已经在ISE中综合并实现了我的EDK项目。我现在将我的实例化模板从VHDL更改为Verilog（或从Verilog更改为VHDL）。我的EDK项目现在正在重新综合和重新实施。

为什么模板语言的更改会导致我的项目重建？

解决/修复方法

当在ISE项目中实例化EDK项目时，EDK项目从ISE的语言模板设置接收其首选HDL设置。更改语言模板设置后，将更改EDK源文件（platgen.opt文件），从而需要重建EDK项目。