适用于Virtex-4 FX FPGA v3.1的Aurora 8B / 10B – 适用于ISE 11.1的发行说明和已知问题

问题描述

本答复记录包含ISE 11.1中发布的适用于Virtex-4 FX FPGA v3.1核心的Aurora 8B / 10B的发行说明，其中包括以下内容：

– 一般信息

– 新功能

– Bug修复

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：

http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息

用于Virtex-4 FPGA的LogiCORE Aurora 8B / 10B需要许可证才能生成和实现内核。此许可证是免费的。

要生成许可证，请访问产品页面：

http://www.xilinx.com/products/ipcenter/aurora8b10b_v4fx.htm

新功能

– ISE 11.1软件支持

Bug修复

– 仿真时间不足（CR 479527）。

– 对于2字节配置，时序违规为6.25 Gb / s（CR 479528）。

由于Virtex-4 FX器件支持的最大结构频率为250 MHz，因此2字节接口的最大线速限制为5 Gb / s。

已知的问题

已取消过采样支持。

– 有效线路费率随着过采样支持的删除而发生变化。这种变化是由于需求低，以减少测试负担，而不是由于先前核心过采样的已知问题。

当跨列选择收发器时，在高于4 Gb / s的线路速率下观察到定时故障。

– 问题是由于收发器的跨列选择。建议在单列中选择收发器。

Simplex定时器选项仅针对3.125 Gb / s的线速进行测试。

– 仅针对3.125 Gb / s的线路速率设置Simplex定时器值。要将单工定时器用于其他线路速率，您应该相应地修改定时器值。

（Xilinx答复22845） – 设计在某些线速下的仿真中不起作用。在这些线路速率下观察到RXNOTINTABLE和RXRUNDISPERR。这是GT11 swift模型和仿真器分辨率的问题。要解决此问题，请选择参考时钟频率，该频率将产生以皮秒为单位的整数VCO时间段值。

（Xilinx答复24656） – RXV​​CODAC_INIT，VCODAC_INIT，TXCPSEL，RXCPSEL和RXRCPADJ的设置不正确

修订记录

4/24/09 – 初始版本

6/30/09 – 添加了有关过采样支持的说明

8/6/09 – 添加了AR 24656，更正了问题描述部分