示意图-尽管设计中保留的名称错误,但可以编写示意图。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

示意图-尽管设计中保留的名称错误,但可以编写示意图。

描述

如果在设计中使用保留的名称,如“输入”或“输出”,则Cadence将报告错误,但仍允许写入网表。这个网表可能会导致其他设计工具出现问题。

解决方案

删除或更改导致错误消息的所有信号,而不管是否写入了网表。

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