问题描述
本答复记录包含在ISE 11.1中发布的LogiCORE嵌入式三态以太网MAC Wrapper v1.6的发行说明，其中包括以下内容：
-一般信息
– 新功能
– Bug修复
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
解决/修复方法
一般信息
– 支持为Virtex-5 LXT三态以太网MAC自动生成HDL包装文件
– 实例化用户可配置的以太网MAC物理接口（支持GMII，MII，RGMII，SGMII和1000Base-X PCS / PMA配置）
– 提供基于FIFO的示例设计
– 为所选配置提供演示测试平台
新功能
– ISE 11.1软件支持
已解决的问题
（Xilinx答复32186） 16位1000BASE-X Verilog RX FIFO可能会错误地溢出。
（Xilinx答复31860） Virtex-4 / Virtex-5嵌入式三态以太网MAC – 从10/100 Mbps切换到1G GMII操作的问题
（Xilinx答复30577）自核心发布以来，GTX封装器已经有了一些属性更新。
– 从GUI中删除了PHYRESET和PHYPOWERDOWN MDIO默认配置
– 见CR＃471946
– 这些配置值不会传播到包装器文件，以确保演示测试平台仿真能够正确仿真
– 要更改PHYRESET和PHYPOWERDOWN MDIO配置的默认值，用户需要手动修改包装器文件
– 为具有时钟使能的三模式GMII时钟管理生成的包装文件与嵌入式三态以太网MAC用户指南（UG194）的图6-10不一致
– 见CR＃501317
– 更新了包装器生成的时钟管理，与UG194的图6-10保持一致
– BUFG不用于从收发器布线REFCLKOUT信号
– 见CR＃503642
– 更新由SGMII和1000Base-X PCS / PMA配置的包装器生成的时钟管理，以使用BUFG布线REFCLKOUT
– 进行此修改是为了确保使用专用布线布线REFCLKOUT，并且符合RocketIO GTP / GTX收发器用户指南中的建议
– 澄清演示测试平台在仿真时禁用某些默认配置，而不管GUI选择如何
– 见CR＃500146
– 在GUI和入门指南中添加信息，以指示演示测试平台禁用哪些默认配置，因此未反映在演示测试平台仿真中
已知的问题
（Xilinx答复32545） Virtex-5嵌入式三态以太网MAC包装器v1.6 – 由于放置错误，MAP中GMII接口的实现失败
（Xilinx答复33456）嵌入式三态以太网MAC – 对于某些传输帧，帧校验序列（FCS）的最后一个字节是重复的
（Xilinx答复33386） 11.3 CORE Generator软件 – 某些免费核心的许可证现在是软件安装的一部分
（Xilinx答复33720） Virtex-5 FPGA嵌入式三态以太网MAC Wrapper v1.6 – 设置GMII和RGMII的偏移约束
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