SPI-3 PHY Layer v5.2 – ISE 11.1的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于ISE 11.1中发布的SPI-3（POS-PHY L3）物理层v5.2内核，包含以下信息：

– 新功能

– Bug修复

– 一般信息

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：

http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf

解决/修复方法

v5.2中的新功能

– ISE 11.1软件支持

– 删除了Spartan（R）-3A DSP器件系列的支持

– 使用Virtex-5 TXT测试

v5.2中的错误修复

– 修改了样本ucf文件中选择族的DCM相移，以实现11.1中的时序收敛

– 为ModelSim仿真脚本添加了vsim vopt参数，以防止工具优化波形查看器中显示的未使用信号

– 版本已修复：v5.2

– CR 496774

一般信息

– 需要在其时钟上具有PHASE_SHIFT的DCM，以满足OIF规范对Spartan-3 / 3E器件的2 ns输入时序要求。仅当系统的时序预算不允许PHY内核超过2 ns输入要求时，才需要此解决方案。此约束已添加到随核心提供的设计示例中。

– 在示例设计中，存在一些具有许多通道的配置，其中PHY核心可能由于示例设计部件中缺少引脚而导致MAP或PAR失效，或者由于引脚布局不良而无法布线到速度。这个问题是由于示例设计将后端传输控制引脚运行到I / O这一事实，这不一定在实际设计中完成。

– 在示例设计仿真中，演示测试平台可能会将数据包发送到超出用户指示的最大通道数（在GUI中选择）的地址;这不是问题，因为PHY核心将通过任何8位地址，而不管所选择的通道数量（通道数量表示报告了多少个流程控制信息通道）。

v5.2中的已知问题

– 如果核心不满足MAP和PAR的高精度计时，用户可以尝试使用-xe n选项运行PAR。

（Xilinx答复32503） Virtex-5内核可以查看轮询内核的PAR定时故障

-CR 511526