SPI-3链路层v5.2 – ISE 11.1的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于ISE软件11.1中发布的SPI-3（POS-PHY L3）链路层v5.2核心，包含以下信息：

– 新功能

– Bug修复

– 一般信息

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：

http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf

解决/修复方法

v5.2中的新功能

– ISE 11.1软件支持

– 删除了Spartan（R）-3A DSP器件系列的支持

– 使用Virtex-5 TXT FPGA进行测试

v5.2中的错误修复

– 在实现脚本中将MAP和PAR工作量增加到高

– 将TX_CLK引脚LOC移至Spartan-3AN器件的GCLK引脚

– 版本已修复：v5.2

– CR 503557

– 修改了样本ucf文件中选择族的DCM相移，以实现11.1中的时序收敛

– 为ModelSim仿真脚本添加了vsim vopt参数，以防止工具优化波形查看器中显示的未使用信号

– 版本已修复：v5.2

– CR 480217

<一般信息

– 在核心生成的UCF文件中为Tx和Rx内核提供默认时序约束。根据核心配置，目标体系结构和速度等级，核心可能运行得更快。用户可以修改约束以满足其性能要求。只要满足所有时序约束，SPI-3链路内核将以用户指定的速率运行。请注意，验证时序收敛的最佳方法是使用用户逻辑，而不是示例设计。仅实施示例设计可能会人为地限制SPI-3链路内核的性能（例如，如果用户接口布线到I / O引脚）。

– 需要在其时钟上具有PHASE_SHIFT的DCM，以满足OIF规范对Spartan-3 / 3E器件的2 ns输入时序要求。仅当系统的时序预算不允许链路核心超过2 ns输入要求时，才需要此解决方案。

v5.2中的已知问题

– 如果核心不满足MAP和PAR的高精度计时，用户可以尝试使用“-xe n”选项运行PAR。

（Xilinx答复34527）某些设计可能会失败时序

– CR 510018

– 当为Spartan-3AN器件使用示例实现脚本和ucf文件时，PAR将使用以下消息报告时序违规：“警告：参数：62 – 您的设计不符合时序。”可以通过修改UCF文件中的DCM PHASE_SHIFT值来实现时序收敛。

修订记录

04/27/2009 – 初步发布