问题描述
本发行说明和已知问题答复记录适用于ISE 11.1中发布的SPI-4.2（POS-PHY L4）v4.4内核，包含以下信息：
– 新功能
– Bug修复
– 一般信息
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：
http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf
解决/修复方法
v4.4中的新功能
– ISE 11.1软件支持
– Virtex-5 TXT支持
V4.4中的错误修复
（Xilinx答复32023） Virtex-4或Virtex-5内核可能在硬件上出现故障
– 针对Virtex-4和Virtex-5的DCM的DLL_FREQUENCY_MODE属性设置不正确。对于Virtex-4和Virtex-5设计，应在UCF文件中将DLL_FREQUENCY_MODE设置为HIGH。
– CR 491141
一般信息
（Xilinx答复20430） SPI-4.2 Lite Core的功耗是多少？
（Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？
多个核心：如果在单个器件中使用多个SPI-4.2内核，请参阅“SPI-4.2 Lite用户指南”的“特殊设计考虑”一章下的“多核实例化”部分。无论核心配置如何，为每个实例生成具有唯一组件名称的多个核心非常重要。
v4.4中的已知问题
制约因素和实施问题
（Xilinx答复22009）通过NGDBuild实现SPI-4.2 Lite设计时，会出现几条“INFO”和“WARNING”消息
（Xilinx答复21998）通过MAP实现SPI-4.2 Lite设计时，会出现几条“警告”消息
（Xilinx答复21999）通过BitGen实现SPI-4.2 Lite设计时，会出现几条“警告”消息
（Xilinx答复22011） UCF文件中缺少示例约束
（Xilinx答复19999） “错误：BitGen：169 – 此设计包含一个或多个不支持比特流生成的评估核心”
一般仿真问题
（Xilinx答复21319） TDat错误：时序仿真中的数据不匹配错误
（Xilinx答复22001）设计示例导致源分段数据包的警告
（Xilinx答复21350）演示测试平台导致RDat协议违规警告
（Xilinx答复21322）时序仿真错误：SETUP，HOLD，RECOVERY违规
（Xilinx答复22026）仿真SPI-4.2 Lite设计导致“错误：/ X_ODDR保持低位违反D1，与C相关;”
硬件问题
（Xilinx答复20022）当使用固定静态对齐时，有必要确定最佳IOBDELAY（ISERDES）值或最佳DCM设置（PHASE SHIFT），以确保目标系统包含最大系统余量并执行跨电压，温度和处理（多个芯片）变化。
SPI-4.2（PL4）Lite v4.3已知问题
– SPI-4.2 Lite v4.3核心现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 Lite v4.3问题的信息，请参阅（Xilinx答复30970） 。
SPI-4.2（PL4）Lite v4.2已知问题
– SPI-4.2 Lite v4.2核心现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 Lite v4.2问题的信息，请参阅（Xilinx答复24556） 。
SPI-4.2（PL4）Lite v4.1已知问题
– SPI-4.2 Lite v4.1核心现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 Lite v4.1问题的信息，请参阅（Xilinx答复23488） 。
SPI-4.2（PL4）Lite v3.1已知问题
– SPI-4.2 Lite v3.1 Core现已过时。请升级到最新版本的核心。
有关现有SPI-4.2 Lite v3.1问题的信息，请参阅（Xilinx答复22390） 。
修订记录
04/27/2009 – 初步发布
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