SPI-4.2 v9.1 – ISE 11.1的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于ISE 11.1中发布的SPI-4.2（POS-PHY L4）v9.1内核，包含以下信息：

– 新功能

– Bug修复

– 一般信息

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：

http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

v9.1中的新功能

– ISE 11.1软件支持

v9.1中的错误修复

– 此版本以及Virtex-4和Virtex-5器件的未来版本中禁用了全局时钟模式中的DCM旁路选项。

– CR 488555

– SnkFFRdEn_n和SnkFFValid之间的延迟不一致。

– CR 480081

一般信息

– 如果在单个器件中使用多个SPI-4.2内核，则必须为每个实例生成具有唯一组件名称的内核。请参阅“SPI-4.2用户指南”的“特殊设计注意事项”一章下的“多核实例化”部分。

（Xilinx答复15500）如何编辑SPI-4.2（PL4）UCF文件，以便TSClk在DCM中倾斜180度？

（Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？

（Xilinx答复32942）在线更改静态配置信号

v9.1中的已知问题

制约因素和实施问题

（Xilinx答复33009）核心将不会在ISE 11.2中生成

（Xilinx答复32628） “错误：PhysDesignRules：1613 – 找不到时钟区域的IDELAYCTRL …”消息在Map for Sink core期间

（Xilinx答复32632） “错误：布局：909 – 区域时钟网络”core_pl4_src_top0 / tsclk_gp“无法布线…”消息在Map for Source核心期间

（Xilinx答复20000）当通过NGDBuild实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息

（Xilinx答复21439）当通过MAP实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息

（Xilinx答复21320）当通过PAR实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息

（Xilinx答复21363） PAR在我的设计中放置组件或完全布线SPI4.2设计时遇到问题

（Xilinx答复20280）当SPI-4.2 FIFO状态信号的I / O标准设置为LVTTL I / O时，PAR中会发生放置失败

（Xilinx答复20040）时序分析器（TRCE）报告“0项分析”

（Xilinx答复20319）运行实现时，未定义的I / O（单端）默认为LVCMOS会导致NGDBuild中的警告

一般仿真问题

（Xilinx答复32617） NCSim为DCM DLL_FREQUENCY_MODE产生错误

（Xilinx答复32618） NCSIM时序仿真不适用于SDF文件

（Xilinx答复32619）静态对齐核心可能不会在VCS时序仿真中进入帧

（Xilinx答复32627）在VCS仿真中，接收器核心可能无法对齐或进入帧中

（Xilinx答复24027）编译XilinxCoreLib会产生错误：“错误 – [URMI]实例中未解析的模块仍保留在设计中”

（Xilinx答复24026）在SPI-4.2设计上运行仿真时，在PhaseAlignRequest之后，Locked_RDClk（来自RDClk DCM）可能会被取消断言

（Xilinx答复21319）在SPI4.2设计实例上运行时序仿真时，会报告几条“TDat错误：数据不匹配”消息

（Xilinx答复21321）时序仿真错误：＃**错误：* / X_ISERDES设置D对CLK的低违规;

（Xilinx答复21322）在SPI4.2设计上运行时序仿真时，会发生几次SETUP，HOLD和RECOVERY违规

（Xilinx答复20030）在仿真SPI-4.2设计时，预计在仿真开始时会出现多条警告消息

（Xilinx答复15578）使用NC-Verilog（Cadence）或VCS（Synopsys）仿真SPI-4.2（PL4）内核时，会出现异常和不一致的行为

修订记录

04/27/2009 – 初步发布

05/04/2009 – 为已知问题添加了AR 32617,32618,32619,32627,32628和32632

06/24/2009 – 将AR 33009添加到已知问题，将AR 32942添加到一般信息