用于PCI Express的Endpoint Block Plus Wrapper v1.9  – 使用完成流模式时,RX接口上的完成丢失和接收器溢出-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express的Endpoint Block Plus Wrapper v1.9 – 使用完成流模式时,RX接口上的完成丢失和接收器溢出

问题描述

已知问题:v1.9.2,v1.9.1,v1.9,v1.8,v1.7.1,v1.7,v1.6.1,v1.6

在某些情况下,当使用完成流时,可能会丢弃完成数据包并且将发生接收器缓冲区溢出。

解决/修复方法

实现完成流模式的逻辑存在问题,在某些情况下,如果在完成流期间接收到多个已发布或未发布的数据包,则块加包装逻辑无法有效地切换通道以消耗这些数据包来自集成块。这将导致完成在集成块中备份,最终导致溢出。发生这种情况时,cfg_dstatus [2]断言为1表示致命错误情况。此外,用户可能会注意到已完成丢失。

v1.9 Rev 3补丁中提供了对此的修复。有关访问补丁的信息,请参阅(Xilinx答复31572)

修订记录

02/25/2009 – 初始版本

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