LogiCORE IP缺陷像素校正 – 发行说明和已知问题

问题描述

此答复记录包含CORE Generator工具和LogiCORE IP缺陷像素校正核心的发行说明和已知问题列表。

针对每个版本的核心列出以下信息：

• 新功能
• Bug修复
• 已知的问题

解决/修复方法

一般LogiCORE IP缺陷像素校正问题

（Xilinx答复34828）

如何在EDK中仿真我的视频IP pCore？

LogiCORE IP缺陷像素校正v6.01.a

• ISE 14.3和Vivado 2012.3设计工具的初始版本

支持的器件（ISE）

• 全部7系列
• 所有Virtex-6
• 所有Spartan-6

支持的器件（Vivado）

• 全部7系列

新功能

• 修复了AXI4-Lite连接中寄存器的时钟域问题

已解决的问题（ISE）

（Xilinx答复51589）	当在EDK中未选择可选的AXI4-Lite接口时，为什么视频IP停止工作（即产生TLAST输出）？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

已解决的问题（Vivado）

（Xilinx答复50909）	2012.2 Vivado仿真器 – 当我尝试使用行为仿真流程在Vivado仿真器中仿真我的IP时，为什么会收到错误或数据不匹配？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

已知问题（ISE）

（Xilinx答复52215）	为什么我的核心在严重警告时失败？
（Xilinx答复58423）	当尝试读取寄存器地址0x120时，为什么会出现rresp = 0x2从站错误？

已知问题（Vivado）

（Xilinx答复52215）	为什么我的核心在严重警告时失败？
（Xilinx答复58423）	当尝试读取寄存器地址0x120时，为什么会出现rresp = 0x2从站错误？

LogiCORE IP缺陷像素校正v6.00.a

• ISE 14.2和Vivado 2012.2工具的初始版本

支持的器件（ISE）

• 全7系列
• 所有Virtex-6
• 所有Spartan-6

支持的器件（Vivado）

• 全7系列

新功能

• AXI4-Lite和AXI4-Stream之间的独立时钟域

Bug修复

• N / A

已知问题（ISE）

（Xilinx答复51589）	当在EDK中未选择可选的AXI4-Lite接口时，为什么视频IP停止工作（即产生TLAST输出）？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

已知问题（Vivado）

（Xilinx答复50909）	2012.2 Vivado仿真器 – 当我尝试使用行为仿真流程在Vivado仿真器中仿真我的IP时，为什么会收到错误或数据不匹配？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

LogiCORE IP缺陷像素校正v5.00.a

• ISE 14.1和Vivado 2012.1工具的初始版本

支持的器件（ISE）

• 的Virtex-7
• Kintex-7产品
• 产品Artix-7
• ZYNQ-7000
• 的Virtex-6
• Spartan-6的

支持的器件（Vivado）

• 的Virtex-7
• Kintex-7产品
• 产品Artix-7
• ZYNQ-7000

新功能

• ISE 14.1工具支持
• AXI4-Stream数据接口
• 可选的AXI4-Lite控制界面
• 内置，可选旁路和测试模式发生器模式
• 内置可选吞吐量监视器
• 支持从32×32到7680×7680的空间分辨率
• 支持所有支持的器件系列中的1080P60
• 在支持的高性能器件中支持4kx2k @ 24 Hz

Bug修复

• N / A

已知问题（ISE）

• N / A

已知问题（Vivado）

（Xilinx答复47450）	在Vivado中使用恒定模式时，为什么缺陷像素校正核心始终使用默认值？
（Xilinx答复47451）	使用Vivado Synthesis时，为什么包含缺陷像素校正的设计失败并出现多个驱动程序错误？

LogiCORE IP缺陷像素校正v4.0

• ISE Design Suite 13.3中的初始版本

支持的器件

• 的Virtex-7
• Virtex-7 XT（7vx485t）
• Virtex-7 -2L
• Kintex-7产品
• Kintex-7 -2
• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Spartan-6 XC LX / LXT
• Spartan-6 XA
• Spartan-6 XQ LX / LXT
• Spartan-6 -1L XC LX

新功能

• ISE 13.3工具支持
• Virtex-7和Kintex-7器件支持
• AXI4-Lite总线接口支持EDK Pcore接口

Bug修复

• N / A

已知的问题

• N / A

LogiCORE IP缺陷像素校正v3.0

• ISE Design Suite 13.1中的初始版本

支持的器件

• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Spartan-6 XC LX / LXT
• Spartan-6 XA
• Spartan-6 XQ LX / LXT
• Spartan-6 -1L XC LX
• Virtex-5 XC LX / LXT / SXT / TXT / FXT
• Virtex-5 XQ LX / LXT / SXT / FXT
• Spartan-3A DSP

新功能

• 用于检测和校正缺陷像素的新算法
• 新的EDK pCore API函数
• ISE 13.1工具支持

Bug修复

（Xilinx答复33872）

“错误：simAn IP生成脚本异常退出。生成期间发现错误。”

已知的问题

（Xilinx答复37987）

我在哪里可以找到UG762：Xilinx流媒体视频接口用户指南？

LogiCORE IP缺陷像素校正v2.0

• ISE Design Suite 12.2中的初始版本

新功能

• ISE 12.2工具支持
• Spartan-6和Virtex-6器件支持
• Linux 32和64位支持
• XSVI总线接口支持EDK Pcore接口

Bug修复

（Xilinx答复35130）

使用设计链接许可证生成时，为什么会出现以下错误？ “错误：simError：Netgen因v_cfa_v1_0.vhd而失败。错误：NetListWriters：380该设计包含安全核心”。

已知的问题

（Xilinx答复33872）	“ERROR：sim一个IP生成脚本异常退出。在生成过程中发现错误。”
（Xilinx答复37987）	我在哪里可以找到UG762：Xilinx流媒体视频接口用户指南？

LogiCORE IP缺陷像素校正v1.0

• ISE Design Suite 11.1中的初始版本

新功能

• 可编程阈值
• 可选择的处理器接口
  • EDK pCore
  • 通用处理器
• 可配置的字距
• 可配置的8,10和12位输入和输出
• 延迟匹配支持最多3个同步信号
• ISE 11.1设计工具支持

Bug修复

• N / A

已知的问题

（Xilinx答复32340）	为什么我的Image Pipe Video IP核在参数或许可证更改时无法更新网表，但组件名称保持不变？
（Xilinx答复33581）	为什么我的设计的输出仿真网表是加密的，只能由ISE Simulator读取？
（Xilinx答复33872）	“错误：sim – IP生成脚本异常退出。生成期间发现错误。”
（Xilinx答复35130）	使用设计链接许可证生成时，为什么会出现以下错误？ “错误：sim – 错误：Netgen因v_cfa_v1_0.vhd而失败。错误：NetListWriters：380 – 该设计包含安全核心。”