11.1发布说明 – 时序分析器/ TRCE  – 我看到分析零项的约束上的组件切换限制错误-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1发布说明 – 时序分析器/ TRCE – 我看到分析零项的约束上的组件切换限制错误

问题描述

为什么在分析零路径时会看到组件切换错误?

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时序约束:TS_MY_CLK = PERIOD TIMEGRP“TNM_MY_CLK”5 ns HIGH

50%INPUT_JITTER 0.1 ns;

分析了0个路径,分析了0个端点,0个端点失败

检测到5个定时错误。 (0个设置错误,0个保持错误,5个组件切换限制错误)

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解决/修复方法

一些约束将通过DCM,PLL和其他时钟修改块传播,以创建新的,修改的和相关的约束。这些约束将有效地约束或覆盖源约束旨在涵盖的所有路径。因此,源约束将显示分析的项目为零。

源约束是在时钟路径中向上游应用于IBUFG组件和其他源组件的唯一约束。这意味着组件切换限制错误仍可能发生在源约束必须报告的BUFGMUX上,即使该源约束没有任何直接约束的路径也是如此。

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