MIG v2.3,更新设计/验证设计 – “错误:相同的引脚被分配给多个信号。”-Altera-Intel社区-FPGA CPLD-ChipDebug

MIG v2.3,更新设计/验证设计 – “错误:相同的引脚被分配给多个信号。”

问题描述

将“mig.prj”和UCF上载到MIG中的更新设计或验证设计工具后,会生成许多类似于以下内容的错误:

解决/修复方法

MIG的更新设计和验证设计功能仅支持MIG生成的UCF中使用的UCF语法。

如果使用不同的语法,将生成错误。

例如,MIG对引脚LOC约束使用以下语法:

NET“ddr2_dq [0]”LOC =“K24”;

以下语法将导致验证/更新设计失败并出现上述错误:

NET“ddr2_dq [0]”LOC = K24;

要解决这些错误,请确保在上载的UCF中使用MIG输出UCF语法。

MIG 3.0将支持更多UCF语法。

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