问题描述
当我仿真我的System Generator for DSP设计时,我收到以下错误:
发现非法速率转换。输入端口1的……的采样时间[1000000 0]与其输出端口1的源时间[1 0]不同。必须在它们之间插入速率转换“
但是,问题中的两个块应该都是相同的速率。为什么我收到此错误?
解决/修复方法
如果您从默认设置更改Simulink模型的仿真配置参数,则会出现此错误消息。
在Simulink配置参数对话框(仿真菜单>配置参数(ctrl-E))中,转到诊断>采样时间页面。
在这里,将“单任务速率转换”设置为“无”。
由于System Generator与Simulink块交互并安排自己的仿真,此设置必须保持为“none”。
![System Generator for DSP 10.1.03 – 为什么我收到Simulink错误“发现非法传输速率。输入端口的采样时间[1000000 0]与其源的采样时间[1 0]不同。必须在他们之间插话“?-Altera-Intel社区-FPGA CPLD-ChipDebug](https://chipdebug.com/wp-content/uploads/2022/08/a681252a5f223945.png)




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