10.1 EDK  –  xps_timer地址宽度和数据宽度不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 EDK – xps_timer地址宽度和数据宽度不正确

问题描述

在文件“xps_timer.vhd”中,第361行和第362行,信号分配似乎不正确:

C_PLB_DWIDTH => C_SPLB_AWIDTH,

C_PLB_AWIDTH => C_SPLB_DWIDTH,

应该:

C_PLB_DWIDTH => C_SPLB_DWIDTH,

C_PLB_AWIDTH => C_SPLB_AWIDTH,

解决/修复方法

信号分配不正确,应如上所示进行更改。

此问题计划在11.1 EDK工具集中修复。

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