基于LogiCORE Ram的移位寄存器v9.0  – 我无法构建一个小于4位宽(深度小于16)的基于Ram的移位寄存器。为什么?-Altera-Intel社区-FPGA CPLD-ChipDebug

基于LogiCORE Ram的移位寄存器v9.0 – 我无法构建一个小于4位宽(深度小于16)的基于Ram的移位寄存器。为什么?

问题描述

我不能建立一个小于4位宽(深度小于16)的基于Ram的移位寄存器。为什么?

解决/修复方法

这是v8.0和v9.0 Core的限制。如果您需要一个地址小于4位宽的移位寄存器,建议您使用ISE语言模板中提供的HDL示例构建它。

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