12.1时序分析器 – 为什么我的无约束路径报告突出显示保持违规?-Altera-Intel社区-FPGA CPLD-ChipDebug

12.1时序分析器 – 为什么我的无约束路径报告突出显示保持违规?

问题描述

当我进行时序分析时,违规会在无约束路径报告中突出显示。为什么会这样?

解决/修复方法

时序工具采用保守的时序分析方法。如果存在跨越时钟域的无约束路径,则该工具将假定时钟之间的关系,这可能导致时序违规。这是为了向用户强调应该约束该路径。

如果您希望该工具忽略该路径,请应用TIG约束。另一种选择是使用带有DATAPATHONLY关键字的FROM-TO约束来忽略时钟偏差。

时序分析的目的是确保设计中的所有路径都受到约束的约束。

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