11.1分区 – 进行更改时,System Generator未正确强制过时-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1分区 – 进行更改时,System Generator未正确强制过时

问题描述

我在System Generator模块上放置了一个分区。在系统生成器分区中对HDL进行修改后,ISE不会将分区显示为过时。为什么?

解决/修复方法

Translate(NGDBuild)如何检查系统生成器分区是否是最新的是一个问题。

要解决此问题,请在设计上重新运行Synthesis。 Synthesis将正确地将模块标识为过时,并将在System Generator Partition上重新运行Synthesis。

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