LogiCORE MOST NIC v1.4  – 测试平台超时或测试在时序仿真中失败,但通过了功能仿真-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE MOST NIC v1.4 – 测试平台超时或测试在时序仿真中失败,但通过了功能仿真

问题描述

有时,测试平台会超时,或者设计在时序仿真中失败但在功能仿真中通过。设计符合时间,并且没有报告错误。

解决/修复方法

这是由(Xilinx答复30815)中描述的潜在负设置和保持问题引起的。要解决此问题,请在测试平台中将MOST和OPB时钟更改为30000 ps。

此问题将在11.1i版本中修复。

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