LogiCORE VLYNQ v1.3  – 当OPB从站出站命令FIFO缓冲区已满时,为什么CMDFIFO_FREE输出冻结在0x07?-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE VLYNQ v1.3 – 当OPB从站出站命令FIFO缓冲区已满时,为什么CMDFIFO_FREE输出冻结在0x07?

问题描述

当OPB从站出站命令FIFO缓冲区已满时,为什么CMDFIFO_FREE输出冻结在0x07?

解决/修复方法

在VLYNQ v1.3数据表的表4:控制/状态接口下,它指出CMDFIFO_FREE是一个输出,它告诉OPB从出站命令FIFO中的空闲条目数。问题是CMDFIFO_FREE永远不会低于0x07(7个位置)。原因是内部FIFO实际上具有31的深度,阈值为24以匹配控制逻辑的其余部分。由于此阈值,CMDFIFO_FREE永远不会低于0x07。

即,31-24 = 7

此信息可在v1.4及更高版本的数据表中找到。

有关LogiCORE VLYNQ发行说明和已知问题的详细列表,请参阅(Xilinx答复23509)

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