10.1 EDK SP3,PLBv46_PCIe网桥版本v1.00.a,v2.00.a,v2.01.a和v2.01.b  – 这些核心在实施期间在物理DRC中失败-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 EDK SP3,PLBv46_PCIe网桥版本v1.00.a,v2.00.a,v2.01.a和v2.01.b – 这些核心在实施期间在物理DRC中失败

问题描述

EDK 10.1sp3中引入的新DRC检查导致PLBv46_PCIe网桥版本v1.00.a,v2.00.a,v2.01.a和v2.01.b在物理DRC中失败,并出现以下错误:

“在属性上执行系统级DRC ……

为OPTION SYSLEVEL_DRC_PROC运行DRC Tcl程序…

错误:MDT – 从TCL程序发出

“:: hw_plbv46_pcie_v2_01_b :: check_syslevel_settings”第2行

PCIe_Bridge(plbv46_pcie) –

#####请升级到v300a

#####有关更多信息,请参阅AR 31532

错误:MDT – platgen因错误而失败!

完成!”

这会影响所有采用PCIe的ML507 BSB设计。

解决/修复方法

请使用EDK 10.1 Service Pack 3中最新发布的核心“plbv46_pcie v3.00.a”进行修复。有关其他信息,请参阅(Xilinx答复31532)

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