10.1 EDK  – 我的EDK内核没有为我的Virtex-4 Q和Virtex-4 QR设计获得正确的设置-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 EDK – 我的EDK内核没有为我的Virtex-4 Q和Virtex-4 QR设计获得正确的设置

问题描述

我的EDK内核没有为我的Virtex-4 Q和Virtex-4 QR设计获得正确的设置。

这个问题有解决办法吗?

解决/修复方法

以下核心受此问题的影响:

xps_ethernetlite_v2_00_b

plbv46_pci_v1_02_a

解决方法是:

1.打开C:\ Xilinx \ 10.1 \ EDK \ data \ datastructure \ xillib_common.tcl

2.修改第206行

来自:set deviceList {virtex4}

to:set deviceList {virtex4 qvirtex4 qrvirtex4}

3.保存并关闭文件。

此问题计划在11.1中修复。

对于PCI内核,请参阅(Xilinx答复31638)以获取其他补丁。

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